Puce de test UCie, la première au monde

Puce de test UCie, la première au monde

Récemment, Synopsys et Intel ont développé la première puce de test utilisant le protocole Universal Chiplet Interconnect Express (UCIe), conçu pour connecter des chipsets fabriqués à l'aide de différents processus.

La puce de test démontre le trafic UCIe entre Synopsys UCIe PHY IP et Intel UCIe PHY IP, en utilisant les outils de vérification fonctionnelle Synopsys VCS pour simuler chaque puce de test.

La puce de test d'Intel, Pike Creek, est composée de petites puces Intel UCIe IP fabriquées sur la base de la technologie Intel 3 et est associée aux puces de test Synopsys UCIe IP fabriquées à l'aide du processus TSMC N3.Le couplage réussi simule le mélange et l’appariement de puces qui peuvent se produire dans les systèmes multipuces du monde réel, indiquant la faisabilité de cette approche dans un contexte commercial.

La combinaison de dispositifs construits sur différentes technologies de processus est cruciale pour accroître la complexité du système au sein d'un seul package utilisant le protocole UCIe.

Manuel Mota, chef de produit senior pour l'IP d'interface haut débit chez Synopsys Solutions Group, a déclaré que cette collaboration a révélé de précieuses leçons et qu'ils prévoient de partager ces expériences avec l'Alliance UCIe.

Étant donné que la fabrication du silicium prend beaucoup de temps et que vérifier si tout fonctionne comme prévu entraîne des coûts et du temps importants, trouver un moyen d'évaluer la compatibilité à l'aide de puces de test ou de silicium existants pourrait être une bonne méthode.

La conception de systèmes multipuces implique une planification approfondie, en particulier lors de la réutilisation de conceptions de boîtiers ou de circuits imprimés.Construire autant de flexibilité que possible sur le circuit imprimé est un moyen de fournir des options pour une utilisation future.

Les normes ouvertes comme l'UCIe garantissent la confiance dans l'interopérabilité.Lorsqu’une entreprise contrôle les deux extrémités du lien, il n’y a bien entendu aucune préoccupation quant à la coopération de chaque partie.Cependant, au cours des prochaines années, on s'attend à ce que de plus en plus d'entreprises ne soient pas disposées à construire les deux côtés simultanément, préférant acheter sur le marché des composants susceptibles d'utiliser des technologies de fabrication différentes.Cela a été souligné lors de la récente réunion du petit groupe IP de DVcon Europe.

En permettant aux partitions de conception d'inclure plusieurs nœuds de processus, les petites puces contribuent à réduire les coûts de fabrication des nœuds avancés.Mota a déclaré que sans normes, la disponibilité IP est limitée et que le choix des nœuds de processus en fonction de la disponibilité IP n'est pas la meilleure approche.Les démonstrations d'interopérabilité des puces de test UCIe fournissent des preuves solides du mélange et de l'appariement des conceptions IP et jettent les bases d'un écosystème ouvert de petites puces.

L'un des avantages de l'architecture système multipuce est qu'elle peut être composée de puces de différents fournisseurs pour différents nœuds de processus.Cela offre une flexibilité en termes de coût ainsi qu’une optimisation de la puissance, des performances et de la surface (PPA).UCIe est un élément clé dans la combinaison de différents composants, leur permettant de communiquer entre eux tout en prenant en charge une gamme de technologies d'emballage avancées.

Même si les systèmes multipuces conformes à l'UCIe peuvent fonctionner correctement pendant le développement, les tests et la fabrication, le projet doit garantir que les connexions puce à puce restent fiables dès le départ et sur le terrain.C’est là que l’UCIe IP joue un rôle indispensable.

UCIe IP se compose généralement d'un contrôleur permettant d'obtenir une communication à faible latence entre les puces basée sur des protocoles communs (tels que les protocoles PCIe, CXS et de streaming) ;un PHY pour les connexions hautes performances et basse consommation au sein du package ;et la vérification IP pour accélérer la convergence de la vérification.Les fonctionnalités de test intégrées vous permettent d'éliminer les puces défectueuses pendant la phase de test des puces nues.En plus de ces fonctionnalités de testabilité pour les puces en bon état, IP peut également fournir un contrôle de redondance cyclique (CRC) ou un contrôle de parité pour la détection des erreurs et des fonctions de nouvelle tentative pour corriger les erreurs détectées.

Intel indique son intention de poursuivre sa collaboration avec Synopsys pour développer davantage sa technologie UCIe, soulignant qu'une coopération étroite de l'ensemble de l'écosystème des semi-conducteurs est cruciale pour que les concepteurs de puces puissent tirer parti des avantages de ces conceptions complexes et interdépendantes.